Top-down optimization for high-performance and low-power adders in deep-submicron SOI
(2004)
Files
NèvedeMéverignies.pdf
Restricted Access - Adobe PDF
- 9.81 MB
Details
- Authors
- Supervisors
- Flandre, Denis
- Abstract
- Les grands défis qui se présentent dans le domaine des semi-conducteurs sont liés aux techniques lithographiques, aux effets « canal court », à la dissipation de puissance, à l'oxyde de grille, à la distribution des atomes de dopant dans le canal et au délai sur les lignes d'interconnexion. Parmi ceux-ci, l'accroissement de la puissance active et de la puissance statique représentent des facteurs qui limiteront très rapidement le champ d'action des concepteurs de circuits. L'objectif de cette thèse est de montrer comment le produit délai x puissance d'un additionneur peut être réduit en agissant sur quatre niveaux: architecture du circuit, portes logiques, technique de circuit et technologie. Le but est de concevoir un additionneur 64 bit qui est efficace du point de vue énergétique et qui peut aisément être porté dans les prochaines générations technologiques. Même si la technologie est une donnée pour les concepteurs de circuits, une connaissance de ses caractéristiques est essentielle afin d'opérer les bons choix aux autres niveaux de conception. Certains effets liés à la technologie sont traités dans ce travail: l'effet de substrat en bulk, les effets de substrat flottant en SOI Partiellement Déplété et la variation de la tension de seuil dans la technologie SOI Complètement Déplétée. Le choix d'une technique de circuit est dicté par la technologie, par les conditions de fonctionnement et par l'application. Notre travail montre que le Branch-Based Logic dispose des qualités nécessaires pour les applications haute-performances. Nous montrons également que les techniques utilisant des portes de passage ne sont plus appropriées dans les technologies sub-microniques pour lesquelles la tension d'alimentation se réduit. Une étude approfondie de cellules élémentaires Branch-Based est effectuée en bulk et dans différentes technologies SOI. Les résultats montrent que, même si une implémentation utilisant des cellules complexes à la place d'une succession de cellules plus simples peut être plus lente dans certains cas, la puissance dissipée est toujours inférieure dans les cellules complexes. En utilisant cette approche, le produit délai x puissance est réduit jusqu'à 26 % dans l'additionneur 16-bit sans perte de vitesse. En partant d'une architecture classique à trois niveaux et à sélection de sommes de 16 bits, la structure de l'additionneur 64-bit a été optimisée afin de réduire le produit délai x puissance. Une structure à un niveau de sélection, avec des sommes intermédiaires de 8 bits et un circuit de calcul du report original permet de réduire le produit délai x puissance d'un facteur trois. Le circuit de calcul du report détermine le signal critique en sept étages seulement et utilise le partage de cellules afin de réduire la consommation. Le produit délai x puissance de l'additionneur 64-bit est encore réduit de 30 % en utilisant un logiciel d'optimisation/dimensionnement de circuit. La méthodologie présentée dans ce travail nous permet de réaliser un additionneur qui réalise une addition 64-bit en 290 ps, avec une tension d'alimentation de 0.9 V dans une technologie CMOS SOI 90 nm. Cet additionneur consomme 18 mW à 3 GHz, dans laquelle la puissance statique intervient pour moins de 3 % à 85 °C.
- Affiliations
UCLouvain FSA/ELEC - Département d'électricité
Citations
Nève de Mévergnies, A. (2004). Top-down optimization for high-performance and low-power adders in deep-submicron SOI. https://hdl.handle.net/2078.5/98452